加法器

需求

让我们来实现一个 2 位加法器：即输入两个非负整数，输出这两个数的和。要求只要输入变化，输出就随之变化。

根据上面的需求，可以设计如下的输入输出信号：

输入：

1. a: 宽度为 2，表示输入的第一个非负整数
2. b: 宽度为 2，表示输入的第二个非负整数

输出：

1. c: 宽度为 2，表示 a+b，溢出的部分舍弃

波形

根据上面的需求，既然输出 c 信号是随着输入信号变化而变化，我们就可以画出下面的波形：

可以看到，a 和 b 可以随时变化，而 c 也会立即更新为求和以后的结果。

电路

对于这一类 输出仅随着输入变化而变化 的信号，我们通常使用 组合逻辑 来实现。它的特点是输出完全依赖于输入，没有内部状态，和时间无关。

根据真值表，可以得到输出与输入的关系（a_0 表示 a 的最低位）：

• \(c_0=a_0 \oplus b_0\) 最低位异或
• \(c_1=(a_1 \oplus b_1) \oplus (a_0 \land b_0)\) 第 1 位异或再加进位

电路图如下：

代码

最后再用 HDL 来实现如上的功能。虽然上面我们推导了加法的逻辑电路，但实际上写 HDL 的时候，我们直接写 a+b 就可以了，EDA 工具会自动完成逻辑的转换。

module add2 (
  input wire [1:0] a,
  input wire [1:0] b,
  output wire [1:0] c
);
  // TODO
endmodule

  assign c = a + b;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity add2 is
    Port ( a : in  STD_LOGIC_VECTOR (1 downto 0);
           b : in  STD_LOGIC_VECTOR (1 downto 0);
           c : out STD_LOGIC_VECTOR (1 downto 0));
end add2;

architecture behavior of add2 is
begin
  c <= a + b;
end behavior;

总结

回顾上面的电路，可以看到它最大的特点是 输入一变化，输出就跟着变，并且与时间无关，只要给定了输入，那么它的输出就是确定的（类比数学上的函数 output = f(input)），这种电路我们称之为 组合电路（组合逻辑电路）。

为了在硬件上搭建一个组合电路，在 VHDL 中，我们直接对输入信号进行一系列的计算（a+b），把结果通过 output <= a+b; 语句 连接 到了输出信号；在 Verilog 中，我们同样对输入信号进行了计算（a+b），把结果通过 assign output = a+b; 语句 连接 到了输出信号。